集成闪存器件编程降低生产成本

在上个世纪80年代末，存储器发展为闪存器件。Intel和东芝公司率先开发了闪存工艺技术，生产了这类新产品。在闪存器件之前，设计人员采用电可编程只读存储器(EPROM)或者电可擦除编程只读存储器(EEPROM)，对数字信息进行非易失存储，但是这两类器件都存在较大的问题。EPROM具有较高的密度，可靠性也较好，但是只能曝露在强紫外线(UV)中才能进行擦除。为达到这一目的，早期的EPROM在其顶部封装了透明的玻璃窗。玻璃窗明显增加了成本，所以，后来的器件顶部不透明，编程之后便不能再擦除。存储器一旦完成编程之后，工程师便不能灵活的修改或者升级其设计，因此，这种器件被称为一次编程(OTP)EPROM。生产商也不得不面临编程失败带来的结果。

EEPROM的出现解决了擦除的问题，它可以电擦除。EEPROM不用将芯片曝露在强UV光下，而是在器件的某个引脚加上高电压(12V至20V)来进行编程和擦除。对于低压器件，编程和擦除期间的功耗尖峰有可能损害系统。与EPROM相似，由于器件每次只能写入或者擦除一个字节，EEPROM写入和擦除的时间也较长。每个器件单元需要单独的读、写和擦除电路，增加了管芯面积，因此，EEPROM的成本也较高。1988年引入的闪存EEPROM实现了工程师需要的高密度、低成本、易于编程和擦除的存储器。闪存器件能够成块的进行电擦除，而不是逐字节擦除，并且不采用高电压，显著缩短了擦除时间。这种基于块的擦除方法使器件可以共享模块中的擦除电路，从而减小了管芯尺寸，降低了成本。80年代后期以来，闪存器件的密度成指数增长，供应商支持的存储容量高达8G字节。

闪存器件编程面临的挑战低成本标准闪存器件广泛应用在存储配置、程序或者存储器数据等多种领域。在系统使用这些闪存器件之前，必须对其进行编程。如果采用传统的方法，这种编程会占用大量的生产时间。随着闪存器件存储密度的不断增加，编程时间随之延长，进一步增大了这种困难。对于最后一刻设计修改和现场产品程序更新等，这些方法缺乏灵活性，需要对其进行改进以增加功能，或者解决小问题。编程方法必须具备一定的灵活性来适应这种现场更新。

740)this.width=740" border=undefined>图1 通过JTAG边界扫描链对闪存进行编程

对闪存器件进行编程的传统方法对当今的闪存器件进行编程有三种方法。第一种方法是在器件插入印刷电路板(PCB)之前，先对其进行预编程。这种方法需要额外的设备对闪存器件编程，增加了生产成本。这种方法的另一个缺点是一旦预编程并安装器件之后，该器件便不能再用于其他目的。它缺乏一定的灵活性，不支持最后一刻修改和小问题改进，而器件安装到PCB上之后，可能需要进行这种修改。第二种方法是在闪存器件安装到PCB上之后对其进行编程，这种方法也称为在系统编程(ISP)。其实现方法之一是首先在PCB的已有微处理器中安装一小段程序，然后由微处理器对器件进行编程。微处理器可以在系统或者使用在线仿真硬件来访问这段小程序，使得生产过程增加了额外的设备和更多的步骤。这种方法中，由于微处理器首先从不同的数据源读取数据，将其存储在RAM中，然后才能对器件进行编程，因此，闪存器件的数据传送效率很低。第三种方法是采用支持JTAG边界扫描链的ISP来控制与闪存器件连接的引脚。由于受到成本和空间限制，许多闪存器件不支持JTAG接口，因此，这种方法比较常用。如图1所示，在这种方法中，闪存连接至PCB上的JTAG兼容器件，该器件是编程主机。专用集成电路(ASIC)或者可编程逻辑器件(PLD)等器件可用作编程主机。这种方法效率较低，为了向闪存器件写入几个比特，需要将数百比特的数据通过JTAG边界扫描链进行传送。这种方法的另一种限制是在使用PLD作为主机时，需要主机PLD进入编程模式，导致PLD内核以及和PLD相连的其他器件暂时停止工作。

740)this.width=740" border=undefined>图2 采用PFL方案对闪存进行编程

集成并行闪存装入方案缩短了编程时间一种专用并行闪存装入(PFL)方案通过JTAG接口为闪存器件编程提供简单方便、低成本、高效率的方法。大多数PCB都提供JTAG测试访问端口(TAP)，它只需要少量的空间(四个引脚)来访问PCB上的所有JTAG兼容器件。该方案采用复杂可编程逻辑器件(CPLD)实现JTAG接口和闪存器件并行地址/数据接口的连接。它不是将数据通过CPLD的所有引脚进行传送，而是在JTAG扫描链上迅速查找数据，生成格式与接收目标闪存器件相符的数据。PFL与JTAG边界扫描链方法不同之处在于它通过CPLD的逻辑阵列将数据导入，如图2所示。740)this.width=740" border=undefined>表1 JTAG边界扫描编程方法和PFL方法对比该方法显著缩短了闪存器件的编程时间。以单个矢量写入48引脚公共闪存接口(CFI)闪存器件为例，表1列出了采用PFL方案可能节省的时间。该例比较了PFL方案和传统的编程方法，传统方法通过JTAG边界扫描链，采用大约200个引脚的JTAG兼容PLD或者ASIC来实现。PFL方案不但缩短了编程时间，还可以采用存储在闪存中的FPGA配置数据来配置同一PCB上的专用FPGA。PFL逻辑决定何时开始配置过程，从闪存器件读取数据，并进行相应的FPGA配置。PFL还支持FPGA配置的专用页面模式，例如图3所示的Altera页面模式。每个页面存储Altera FPGA单链的配置数据，一个闪存器件中可以存储8个不同的页面。硬件开发人员使用该方法可以避免采用特定的FPGA配置器件，降低了元件成本，减小了电路板尺寸，简化了电路板设计。这一概念也可以应用在专用标准产品(ASSP)和ASIC上。与FPGA的情况相似，PFL可用于向ASSP和ASIC闪存器件发送配置或者初始化数据。在使用Altera MAX II器件时，CPLD中的剩余逻辑可用于实现这些器件的配置信号。

PFL方案易于使用，应用成本低通过使用Altera Quartus II开发软件中直观的GUI，可以将PFL直接集成在CPLD中。GUI支持用户设置时钟频率、闪存类型、选择比特的字节地址以及所需的补充文件等。Quartus II软件为在Altera器件中实现这些功能自动生成所需的逻辑。

740)this.width=740" border=undefined>图3 通过PFL方法配置Altera FPGA

PFL和专用CPLD充分利用实时ISP的优势，支持最后一刻的设计修改和小问题改进，不会影响产品及时面市。通过JTAG接口，可以在生产过程的任何阶段装入新的或者更新后的编程文件。PFL具有足够的灵活性，不必关断整个系统便能够轻松进行现场更新。可编程逻辑的另一个优势是支持设计重新使用。即使数据需求增长、闪存器件不断发展，PFL方案稍做修改甚至不用重新设计便可以继续使用。因此，对于不同的平台，PFL可以方便的导入到新设计或者相似的设计中。专用CPLD使用PCB上已有的JTAG扫描链连接，因此，PFL方法不需要特殊的编程设备支持，降低了生产成本，缩短了生产时间。由于PFL仅使用CPLD逻辑中的一小部分，剩余逻辑可用于I/O扩展、系统配置或者上电排序等其他应用。PFL功能可以在最小的CPLD中实现，例如Altera最小的MAX II器件，因此，具有非常低的元件成本。

结语闪存器件为寻求高密度、低成本存储器的工程师提供了最佳解决方案，可方便实现编程和擦除。低成本标准闪存器件在存储配置、程序或者存储器数据等多种领域得到了广泛应用。在当今闪存器件编程所采用的三种主要方法中，通常选择支持JTAG边界扫描链的ISP方法。但是，这种方法也有局限性，为了向闪存器件写入几个比特的数据，需要通过整个JTAG边界扫描链传送大量的数据。专用PFL方案使用JTAG接口，为工程师提供了简单方便、低成本、高效率的闪存器件编程方法。专用PFL方案具有多种优势，包括较短的闪存器件编程时间、流畅的FPGA配置过程、方便易用和较低的使用成本等。■

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